풀그릴 IC 칩 XC4VLX80-10FFG1148I - xilinx - Virtex-4 가족

 

빠른 세부사항:

 

Virtex-4 가족

 

 

묘사:

 

진보된 실리콘 모듈 구획 (ASMBL™) 건축술을 다양한 가동 가능한 특징과 결합해서, Xilinx에서 Virtex®-4 가족은 매우 ASIC 기술에 그것에게 강력한 대안을 만드는 풀그릴 논리 디자인 기능을 강화합니다. Virtex-4 FPGAs는 3개의 플래트홈 모든 복잡한 신청을 제시하기 위하여 가족 LX, FX 및 SX 제안 다수 특징 선택 및 조합 구성하고 있습니다. 여러가지 Virtex-4 FPGA 단단하 IP 중핵 구획은 PowerPC® 가공업자 (새로운 APU 공용영역에), 세 배 형태 이더네트 방수포 외투, 622 Mb/s에서 6.5 Gb/s 연속되는 송수신기, 열성적인 DSP 조각, 고속 시계 관리 회로 및 근원 동시 공용영역 구획을 포함합니다. 기본적인 Virtex-4 FPGA 빌딩 블록은 대중적인 Virtex, Virtex-E, Virtex-II, Virtex-II에서 찾아낸 그들의 증진 직업 적이고 및 Virtex-II 직업적인 X 제품군입니다, 그래서 이전 발생 디자인은 상향적 호환성 입니다. Virtex-4 장치는 기술 300 mm (12 인치)를 사용하여 최신식 90 nm 구리 과정에 웨이퍼 일어납니다.

 

 

신청:

 

• 3명의 가족 — LX/SX/FX

- Virtex-4 LX: 고성능 논리 신청 해결책

- Virtex-4 SX: 디지털 신호 처리 (DSP) 신청을 위한 고성능 해결책

- Virtex-4 FX: 묻힌 플래트홈 신청을 위한 고성능의, 전 기능 해결책

• Xesium™ 시계 기술

- 디지털 시계 매니저 (DCM) 구획

- 추가 단계 일치된 시계 분배자 (PMCD)

- 차별 세계적인 시계

• XtremeDSP™ 조각

- 18 x 18의 two의 보충, 서명된 승수

- 선택적인 파이프라인 단계

- 붙박이 누산기 (48 조금) 및 덧셈기/뺄셈기

• 똑똑한 램 기억 장치 계층구조

- 분배된 렘

- 듀얼포트 18-Kbit 렘 구획

· 선택적인 파이프라인 단계

· 선택적인 풀그릴 FIFO 논리는 FIFO 신호로 자동적으로 렘 신호를 remaps

- 고속 기억 공용영역은 DDR와 DDR-2 SDRAM, QDR-II 및 RLDRAM-II를 지원합니다.

• SelectIO™ 기술

- 3.3V 입력/출력 가동에 1.5V

- ChipSync™ 붙박이 근원 동시 기술

- 디지털 방식으로 통제되는 임피던스 (DCI) 능동태 종료

- 정밀한 나뭇결 입력/출력 은행업무 (1개의 은행에 있는 윤곽)

• 가동 가능한 논리 자원

• 칩 AES 비트 스트림 부호 매김을 확보하십시오

• 90 nm 구리 CMOS 과정

• 1.2V 중핵 전압

• Pb 자유로운 포장 선택을 포함하여 포장하는 손가락으로 튀김 칩

• RocketIO™ 622 Mb/s에서 6.5 Gb/s 다 기가비트 송수신기 (MGT) [FX 전용]

• IBM PowerPC RISC 가공업자 중핵 [FX 전용]

- PowerPC 405 (PPC405) 중핵

- 보조 가공업자 단위 공용영역 (사용자 Coprocessor)

• 다수 세 배 형태 이더네트 방수포 외투 [FX 전용]

 

 

명세:

 

자료표	Virtex-4 가족 개관
표준 패키지	1
종류	직접 회로 (ICs)
가족	끼워넣는 - FPGAs (필드 프로그램이 가능한 게이트 어레이)
시리즈	Virtex®-4 LX
실험실/CLBs의 수	8960
논리 성분/세포의 수	80640
총 렘 조금	3686400
I /O의 수	768
문의 수	-
전압 - 공급	1.14 V ~ 1.26 볼트
설치 유형	지상 산
작용 온도	-40°C ~ 100°C
포장/케이스	1148-BBGA, FCBGA
공급자 장치 포장	1148-FCPBGA (35x35)

 

 

경쟁 이점:

 

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